Eine Roadmap für das nächste Jahrzehnt der Chips

Imec ist das weltweit führende Halbleiterforschungsunternehmen und hat kürzlich seine Roadmap für Sub-1-Nanometer-Silizium und Transistoren auf der ITF World-Veranstaltung in Antwerpen, Belgien, vorgestellt.Die Roadmap bietet Einblicke in die Zusammenarbeit des Unternehmens mit Branchenriesen wie TSMC, Intel, Nvidia, AMD, Samsung und ASML für die Entwicklung der nächsten großen Prozessknoten und Transistorarchitekturen bis zum Jahr 2036. Das Unternehmen skizzierte auch den Übergang zu „Was“. Es nennt sich CMOS 2.0 und beinhaltet die Zerlegung von Chip-Funktionseinheiten (wie L1- und L2-Cache) in fortschrittlichere 3D-Designs im Vergleich zu aktuellen, auf kleinen Chips basierenden Ansätzen.

Nur zur Erinnerung: 10 Angström entsprechen 1 Nanometer.Daher umfasst die Roadmap von Imec Prozessknoten im Sub-1-Nanometer-Bereich.Die Roadmap sieht vor, dass Standard-FinFET-Transistoren bis 3 nm bestehen bleiben, gefolgt von einem Übergang zu einem neuen Nanoblattdesign mit Gate-All-Around (GAA)-Architektur, das 2024 in die Massenproduktion gehen soll. Imec hat die Roadmap für 2 nm entworfen und A7 (0,7 nm) Forksheet-Designs, gefolgt von bahnbrechenden Designs wie CFET für A5 und A2 mit Atomkanälen.

Im Laufe der Zeit wurde der Übergang zu diesen kleineren Knoten immer teurer, und der herkömmliche Ansatz, einen einzelnen Chip pro Wafer zu bauen, ist Chiplets gewichen.Chiplet-basierte Designs zerlegen verschiedene Chipfunktionen in miteinander verbundene, unterschiedliche Chips, sodass der Chip als zusammenhängende Einheit funktionieren kann – allerdings sind Kompromisse erforderlich.

Imec stellt sich das CMOS-2.0-Paradigma vor, bei dem der Chip in kleinere Segmente zerlegt, Cache und Speicher in Einheiten mit unterschiedlichen Transistoren aufgeteilt und diese dann in einer 3D-Anordnung über anderen Chipfunktionen gestapelt werden.Dieser Ansatz wird stark auf dem Backside Power Delivery Network (BPDN) basieren, einem Netzwerk, das den gesamten Strom durch die Rückseite der Transistoren leitet.

Werfen wir einen genaueren Blick auf die Roadmap von Imec und den neuen CMOS 2.0-Ansatz.

Wie Sie in der Galerie oben sehen können, steht die Branche mit dem Fortschritt der Knoten vor scheinbar unüberwindbaren Herausforderungen.Allerdings wächst der Bedarf an mehr Rechenleistung, insbesondere für maschinelles Lernen und künstliche Intelligenz, exponentiell.Diesem Bedarf gerecht zu werden, ist keine leichte Aufgabe.Die Kosten steigen rasant und der Stromverbrauch von High-End-Chips steigt stetig.Die Leistungsskalierung bleibt eine Herausforderung, da CMOS-Betriebsspannungen sich hartnäckig dagegen wehren, unter 0,7 Volt zu fallen.Der kontinuierliche Bedarf an Erweiterungen hin zu größeren Chips bringt Herausforderungen bei der Stromversorgung und Kühlung mit sich, die völlig neue Lösungen zur Schadensbegrenzung erfordern.

Während sich die Anzahl der Transistoren entlang der vorhersehbaren Entwicklung des Mooreschen Gesetzes weiter verdoppelt, werden andere grundlegende Probleme mit jeder neuen Chipgeneration zunehmend zu Herausforderungen.Beispielsweise bleiben Beschränkungen der Verbindungsbandbreite deutlich hinter den Rechenkapazitäten moderner CPUs und GPUs zurück, was die Leistung beeinträchtigt und die Wirksamkeit dieser zusätzlichen Transistoren einschränkt.

Roadmap für Imec-Transistoren und Prozessknoten

Der Schwerpunkt liegt jedoch auf schnelleren und dichteren Transistoren, und die erste Welle dieser Transistoren wird mit der Einführung von Gate-All-Around (GAA)/Nanosheet-Bauelementen am 2-nm-Knoten im Jahr 2024 einhergehen und die FinFET-Technologie ersetzen, die derzeit die führende Technologie antreibt Spitzentechnologien.GAA-Transistoren ermöglichen eine Verbesserung der Transistordichte und -leistung, z. B. ein schnelleres Transistorschalten, während sie den gleichen Ansteuerstrom wie Geräte mit mehreren Rippen verwenden.Auch die Leckage wird erheblich reduziert, da der Kanal vollständig vom Anguss umgeben ist und die Anpassung der Kanaldicke den Stromverbrauch oder die Leistung optimieren kann.

Wir haben gesehen, dass mehrere Chiphersteller unterschiedliche Varianten dieser Transistortechnologie übernommen haben.Der Branchenführer TSMC plant, im Jahr 2025 mit der Massenproduktion seines GAA-basierten N2-Knotens zu beginnen und ist damit der letzte Knoten, der den neuen Transistor einführt.Intel verwendet mit seinem „Intel 20A“-Prozessknoten einen vierschichtigen RibbonFET mit vier gestapelten Nanoblättern, die jeweils vollständig von einem Gate umgeben sind und 2024 auf den Markt kommen sollen. Samsung ist das erste Unternehmen, das GAA für den Versand von Produkten herstellt, aber das Der SF3E-Pipe-Clean-Knoten mit begrenztem Volumen wird nicht in Massenproduktion hergestellt.Stattdessen wird das Unternehmen im Jahr 2024 seine fortschrittlichen Knoten für die Massenfertigung auf den Markt bringen.

Nur zur Erinnerung: 10 Angström (A) entsprechen 1 Nanometer (nm).Das bedeutet, dass A14 1,4 Nanometer groß ist, A10 1 Nanometer und wir voraussichtlich im Jahr 2030 mit A7 in die Sub-1-Nanometer-Ära eintreten werden. Bitte bedenken Sie jedoch, dass diese Messwerte oft nicht direkt mit denen übereinstimmen tatsächliche physikalische Abmessungen auf dem Chip.

Imec rechnet mit Forksheet-Transistoren im Bereich von 1 nm (A10) bis hinunter zum A7-Knoten (0,7 nm).Wie auf der zweiten Folie dargestellt, beinhaltet dieses Design das getrennte Stapeln von NMOS und PMOS, jedoch unter Verwendung dielektrischer Barrieren, um sie voneinander fernzuhalten, wodurch eine höhere Leistung und/oder eine verbesserte Dichte erreicht wird.

Komplementäre FET-Transistoren (CFET) werden den Platzbedarf weiter reduzieren, wenn sie 2028 erstmals am 1-nm-Knoten (A10) erscheinen, was eine kompaktere Standardzellenbibliothek ermöglicht.Letztendlich werden wir CFET-Versionen mit atomaren Kanälen erleben, die die Leistung und Skalierbarkeit noch weiter verbessern.CFET-Transistoren (mehr darüber können Sie hier lesen) stapeln N-Typ- und PMOS-Geräte, um eine höhere Dichte zu erreichen.Es wird erwartet, dass CFET den Abschluss der Skalierung von Nanoblattgeräten und das sichtbare Ende der Roadmap markiert.

Um die Grenzen der Leistungs-, Leistungs- und Dichteskalierung zu überwinden, sind jedoch weitere entscheidende Technologien erforderlich.Imec geht davon aus, dass dies ein neues CMOS 2.0-Paradigma und System Technology Co-optimization (SCTO) erfordern wird.

STCO Und Stromversorgung auf der Rückseite

Auf höchster Ebene erfordert die System Technology Co-Optimization (STCO) ein Überdenken des Designprozesses durch Modellierung der Anforderungen des Systems und der Zielanwendungen.Anschließend nutzen Sie dieses Wissen, um Designentscheidungen für die Herstellung von Chips zu treffen.Dieser Designansatz führt häufig zur „Zerlegung“ funktionaler Einheiten, die typischerweise Teil eines Ein-Chip-Prozessors sind, wie z. B. Stromversorgung, I/O und Hochgeschwindigkeits-Cache.Diese Einheiten werden dann in einzelne Einheiten aufgeteilt, wobei die Transistoren für die gewünschten Leistungsmerkmale mithilfe unterschiedlicher Ansätze für jeden Einheitentyp optimiert werden, was wiederum die Kosten erhöht.

Eines der Ziele der vollständigen Zerlegung des Standard-Chipdesigns besteht darin, den Hochgeschwindigkeits-Cache/Speicher in einem 3D-Stacking-Design in ihre eigenen separaten Schichten aufzuteilen (weitere Details unten).Dies erfordert jedoch eine Reduzierung der Komplexität an der Spitze des Chipstapels.Die Transformation des Back-End-of-Line-Produktionsprozesses (BEOL) mit Schwerpunkt auf der Verbindung von Transistoren und der Erzielung von Kommunikation (Signal) und Energieübertragung ist für diese Arbeit von entscheidender Bedeutung.

Im Gegensatz zu heutigen Designs, die den Strom von oben nach unten zu den Transistoren übertragen, nutzt das Backside Power Distribution Network (BPDN) Through-Silicon Vias (TSVs), um den gesamten Strom direkt auf die Rückseite der Transistoren zu leiten.Dadurch wird die Stromübertragung effektiv von den darin befindlichen Datenverbindungen getrennt.Durch die getrennte Platzierung von Stromschaltkreisen und Datenverbindungen werden die Spannungsabfalleigenschaften verbessert, was ein schnelleres Schalten der Transistoren ermöglicht und gleichzeitig eine dichtere Signalführung an der Oberseite des Chips ermöglicht.Es gibt auch Vorteile für die Signalintegrität, da durch eine vereinfachte Verkabelung Widerstände und Kondensatoren schneller verbunden werden können.

Die Verlagerung des Stromverteilungsnetzwerks auf die Unterseite des Chips ermöglicht ein einfacheres Wafer-zu-Wafer-Bonden an der Oberseite des Bare-Chips und erschließt so das Potenzial für auf dem Speicher gestapelte Logik.Imec stellt sich sogar die Möglichkeit vor, andere Funktionen auf die Rückseite des Wafers zu verlagern, etwa globale Verbindungen oder Taktsignale.

Intel hat seine Version der BPDN-Technologie mit dem Namen PowerVIA angekündigt, die 2024 auf dem Intel 20A-Knoten eingeführt werden soll. Weitere Details zu dieser Technologie wird Intel auf der bevorstehenden VLSI-Veranstaltung bekannt geben.Unterdessen hat TSMC auch die Einführung von BPDN in seinem N2P-Knoten angekündigt, dessen Massenproduktion im Jahr 2026 geplant ist, womit diese Technologie deutlich hinter der von Intel zurückbleibt.Es gibt auch Gerüchte, dass Samsung diese Technologie in seinem 2-nm-Knoten übernehmen wird.

CMOS 2.0: Der wahre Weg zu 3D-Chips

CMOS 2.0 repräsentiert imecs ultimative Vision für die Zukunft des Chipdesigns und umfasst eine vollständige 3D-Chiparchitektur.Während wir AMDs 3D-V-Cache der zweiten Generation bereits gesehen haben, der L3-Speicher auf Prozessoren stapelt, um die Speicherkapazität zu erhöhen, stellt sich imec vor, dass die gesamte Cache-Hierarchie in einer eigenen Schicht untergebracht ist.Dabei werden L1-, L2- und L3-Caches vertikal auf einem eigenen Chip über den Transistoren gestapelt, die den Verarbeitungskern bilden.Jede Ebene des Caches wird mit den für diese Aufgabe am besten geeigneten Transistoren erstellt.Dies bedeutet, dass ältere Knoten für SRAM verwendet werden müssen, da sich die SRAM-Skalierung erheblich verlangsamt hat.

Dies wird immer wichtiger.Die abnehmende Größe von SRAM hat dazu geführt, dass Caches einen größeren Anteil des Bare-Chips einnehmen, was zu einem Anstieg der Kosten pro Megabyte führt und Chiphersteller daran hindert, größere Caches zu verwenden.Daher könnte die Kostenreduzierung, die mit der Verlagerung von 3D-gestapelten Caches auf Knoten mit geringerer Dichte verbunden ist, möglicherweise zu größeren Caches führen, als wir es in der Vergangenheit gesehen haben.Bei korrekter Implementierung kann 3D-Stacking auch dazu beitragen, Latenzprobleme im Zusammenhang mit größeren Caches zu lindern.

Diese CMOS 2.0-Technologien nutzen 3D-Stapeltechniken wie Wafer-zu-Wafer-Hybridbonden, um direkte Chip-zu-Chip-3D-Verbindungen zu bilden.

Wie Sie im obigen Album sehen können, verfügt Imec auch über eine 3D-SOC-Roadmap, die die kontinuierliche Verkleinerung von Verbindungen durch die Integration von 3D-Designs beschreibt, mit dem Ziel, in Zukunft schnellere und dichtere Verbindungen zu erreichen.Diese Fortschritte werden in den kommenden Jahren durch den Einsatz aktualisierter Verbindungstypen und Verarbeitungsmethoden realisiert.