UCie-Testchip, der weltweit erste

UCie-Testchip, der weltweit erste

Kürzlich haben Synopsys und Intel den ersten Testchip entwickelt, der das Universal Chiplet Interconnect Express (UCIe)-Protokoll verwendet, um Chiplets zu verbinden, die mit unterschiedlichen Verfahren hergestellt wurden.

Der Testchip demonstriert den UCIe-Verkehr zwischen Synopsys UCIe PHY IP und Intel UCIe PHY IP und nutzt die Funktionsüberprüfungstools von Synopsys VCS, um jeden Testchip zu simulieren.

Der Testchip von Intel, Pike Creek, besteht aus kleinen Intel UCIe IP-Chiplets, die auf der Grundlage der Intel 3-Technologie hergestellt werden, und wird mit Synopsys UCIe IP-Testchips kombiniert, die im TSMC N3-Verfahren hergestellt werden.Die erfolgreiche Paarung simuliert das Mischen und Anpassen von Chips, die in realen Multi-Chip-Systemen auftreten können, was die Machbarkeit dieses Ansatzes in einem kommerziellen Kontext zeigt.

Die Kombination von Geräten, die auf unterschiedlichen Prozesstechnologien basieren, ist entscheidend für die Erhöhung der Systemkomplexität innerhalb eines einzigen Pakets unter Verwendung des UCIe-Protokolls.

Manuel Mota, Senior Product Manager für High-Speed ​​Interface IP bei der Synopsys Solutions Group, erklärte, dass diese Zusammenarbeit wertvolle Erkenntnisse gebracht habe und dass sie planen, diese Erfahrungen mit der UCIe Alliance zu teilen.

Da die Herstellung von Silizium viel Zeit in Anspruch nimmt und die Überprüfung, ob alles wie erwartet funktioniert, erhebliche Kosten und Zeit verursacht, könnte es eine gute Methode sein, eine Möglichkeit zu finden, die Kompatibilität mithilfe vorhandener Testchips oder von Silizium zu bewerten.

Das Entwerfen von Multi-Chip-Systemen erfordert umfangreiche Planung, insbesondere wenn Verpackungs- oder Leiterplattendesigns wiederverwendet werden.So viel Flexibilität wie möglich auf der Leiterplatte zu schaffen, ist eine Möglichkeit, Optionen für die zukünftige Nutzung bereitzustellen.

Offene Standards wie UCIe schaffen Vertrauen in die Interoperabilität.Wenn ein Unternehmen beide Enden der Verbindung kontrolliert, besteht natürlich keine Sorge darüber, ob jede Partei kooperieren wird.Mit Blick auf die Zukunft wird jedoch erwartet, dass in den nächsten Jahren mehr Unternehmen nicht bereit sind, beide Seiten gleichzeitig zu bauen, sondern sich stattdessen für den Kauf von Komponenten vom Markt entscheiden, bei denen wahrscheinlich unterschiedliche Fertigungstechnologien zum Einsatz kommen.Dies wurde beim jüngsten Treffen der DVcon Europe Small IP Group betont.

Indem sie ermöglichen, dass Designpartitionen mehrere Prozessknoten umfassen, tragen kleine Chiplets dazu bei, die Herstellungskosten für fortschrittliche Knoten zu senken.Mota erklärte, dass die IP-Verfügbarkeit ohne Standards begrenzt sei und die Auswahl von Prozessknoten basierend auf der IP-Verfügbarkeit nicht der beste Ansatz sei.UCIe-Testdemonstrationen zur Chip-Interoperabilität liefern solide Beweise für das Mischen und Anpassen von IP-Designs und legen den Grundstein für ein offenes Ökosystem für kleine Chips.

Einer der Vorteile der Multi-Chip-Systemarchitektur besteht darin, dass sie aus Chips verschiedener Hersteller für verschiedene Prozessknoten bestehen kann.Dies bietet Flexibilität hinsichtlich der Kosten sowie die Optimierung von Leistung, Leistung und Fläche (PPA).UCIe ist ein Schlüsselelement bei der Kombination verschiedener Komponenten, die es ihnen ermöglicht, miteinander zu kommunizieren und gleichzeitig eine Reihe fortschrittlicher Verpackungstechnologien zu unterstützen.

Während UCIe-kompatible Multi-Chip-Systeme während der Entwicklung, Prüfung und Herstellung gut funktionieren können, muss das Projekt sicherstellen, dass die Chip-zu-Chip-Verbindungen von Anfang an und im Feld zuverlässig bleiben.Hier spielt UCIe IP eine unverzichtbare Rolle.

UCIe IP besteht typischerweise aus einem Controller zum Erreichen einer Kommunikation mit geringer Latenz zwischen Chips basierend auf gängigen Protokollen (wie PCIe, CXS und Streaming-Protokollen);ein PHY für leistungsstarke und stromsparende Verbindungen innerhalb des Pakets;und Verifizierungs-IP, um die Verifizierungskonvergenz zu beschleunigen.Integrierte Testfunktionen ermöglichen es Ihnen, defekte Chips während der Bare-Die-Testphase zu eliminieren.Zusätzlich zu diesen Testfunktionen für nachweislich funktionsfähige Chips kann IP auch eine zyklische Redundanzprüfung (CRC) oder Paritätsprüfung zur Fehlererkennung und Wiederholungsfunktionen zur Korrektur erkannter Fehler bereitstellen.

Intel kündigt Pläne an, weiterhin mit Synopsys zusammenzuarbeiten, um seine UCIe-Technologie weiterzuentwickeln, und betont, dass die enge Zusammenarbeit des gesamten Halbleiter-Ökosystems für Chipdesigner von entscheidender Bedeutung ist, um die Vorteile dieser komplexen, voneinander abhängigen Designs zu nutzen.